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図1　パッケージサイズが同等��の1/3と小型で、入出��データ�]度が1.5Gbpsと高�]　出�Z：Lattice Semiconductor

Latticeのビジネスはかなりユニークだ。XilinxやIntel（旧Altera）のような��高集積化、��高機�Σ修倭世錣�、やや高機�Σ醇�度の応��で独�Oの専���v路を設��したいユーザーに向けている。今�vの����「Certus-NX」シリーズは、XilinxのArtixs-7やIntelのCyclone Vなどに相当する����だが、��合メーカーはもっとハイエンドの����開発に集中させており、��来����のまま小型化や高機�Σ�、高性�Σ修鬚靴討い覆�。ここにLatticeの狙う�x場がある。

SoCを設��しようとすると、CPUの���I、ソフトウエア開発、周辺機�Δ梁��Iと集積化、などシステム設��から始めなければならずそれだけでも2〜3�Qかかってしまう。もちろん、コストも高い。そこで、SoCはそのままにして、�{加機�Δ�FPGAによる専���v路で実現するという�}法はスマートフォンをはじめ、いろいろな応��で使われるようになってきた。

Certus-NXシリーズは、ICパッケージサイズが同等��の1/3、I/O数が1mm2当たり2.3倍と高密度で、差動I/Oのデータ�]度が1.5Gbpsと70%高�]になっている。ロジックサイズは17K〜40Kのロジックセルやメモリなども集積しているほかに、5Gbpsのレーンを�eつPCIeバスや、18×18ビットの乗�Q�_を2個集積したDSP、ADコンバータなども内�鼎靴討い襦平�2）。

図2　Certus-NXの内�霍柔�　出�Z：Lattice Semiconductor

�\術的には、28nmルールのFD-SOI（Fully Depleted Silicon on Insulator）プロセスを使っているため、SER（ソフトエラー率）が��来の1/100、消�J電��は1/4と小さい。性�Δ�28nmのFD-SOIは14/16nmのFinFETプロセスとほぼ同じと言われている。

FPGAはロジックを構成するための配線接��のスイッチの役割をSRAMが果たしているが、��動時には電源を入れるとすぐに外�陬侫薀奪轡紊覆匹離瓮皀蠅�らコンフィギュレーションなどのデータをSRAMにロードしていく。��来のFPGAだとデバイスを��動するのに100ms以�屬盪�間がかかるが、Certus-NXでは14msしかかからない(図3)。

図3　コンフィギュレーションにかかる時間を1/12に�]縮　出�Z：Lattice Semiconductor

新����では、インスタントオンを実現した。まずI/Oの構成を先にしてから内�陲離灰鵐侫�ギュレーションへとロードするようにした。��動時には電源�U御のHとLを3msでI/Oを設定する。そして内�陲寮橙�情報のデータ量を��らしてコンフィギュレーション時間を�]縮した。しかも、データをロードするためのインタフェースSPIを4本並�`にしたQuad SPIを使うことでロードする時間を�]縮した。

そして、セキュリティを確保するため、256ビットストリームのECDSA（楕��曲線暗�､鮹�いたデジタル署�@アルゴリズム）で署�@し、その署�@するのに��いた秘密鍵をユーザーが保�eしておく。FPGA�笋任蓮▲罅璽供爾僚��@をECDSAで検証するが、その場合に�o開鍵を使って暗�､魏鬚�。�o開鍵はチップ内のOTP（One Time Programmable ROM）に格納する。この暗�ｲ修砲茲辰�、署�@されていない人はFPGAを書き換えることはできない。