図1　キオクシア代表�D締役社長に��任した早�Z�P夫��

1月29日に��任した代表�D締役社長の早�Z��(図1)は、これまでの成毛��の路線を引き�Mぎ、デジタル社会ではメモリが�_要になるとの認識を��した。NANDフラッシュ1本で��業を進める�e勢に変わりはないと表��しており、DRAMを�eたないメモリメーカーを舵�Dりする。2020�QにおけるNANDフラッシュのビット��要は40%成長という見�気��咾�、�j容量化の�妓�は��来通り推し進める。

社長交��発表の�iに行われたSSDフォーラムでの最�jのニュースは5ビット/セル�\術PLC（Penta Level per Cell）だ。これは、1個のメモリセルの1と0を表す電圧値（HとL）を2の5乗分の1、すなわち1/32に分割し、それぞれを00000から11111まで表現する。1ビットのセルを5つのセルがあるように表すため、単純���Qではひとつのメモリセルで5倍の容量を実現できる。これまではQLC（4ビット/セル）まで実現できていた。4ビットの場合は16分割して1と0を表現していたが、QLCはすでに量�栔階にある。

�k般に1ビット/セルは、最も�]いが容量は小さく、4ビット/セルは最も��いが容量は�jきい。このため、ストレージシステムの中では、1ビット/セルを高�]・小容量に、4ビット/セルは�j容量・低�]と位��づけている。ここに5ビット/セルが加わることで、もっと�j容量・低�]では5ビット/セルが使われることになり、ストレージシステムのレベルを5レベルでシステム設��する��要に��られる。

ただし、�j容量の�Hビット/セルのビット数を�\やせば�\やすほど、検出すべき電圧レベルの幅が小さくなるため、ノイズに乗りやすく、誤り�ﾙ��\術を�~使しなければ実現できない。低�]だが、�j容量のストレージシステムには誤り�ﾙ��v路を�gらばせるようになるかもしれない。

加えて、キオクシアは2019�Q12月のIEEE IEDM（International Electron Devices Meeting）で、3D-NANDフラッシュの�e積みされているメモリセルを�駘�的にまるで半分に切るようにすることで1ビットから2ビットに�\やす�\術を発表していた。ここでも実��的に�kつのメモリセルが2ビットに�\やせる。ただ、浮�^ゲート�擬阿砲垢戮�か電荷トラップ�擬阿砲垢戮�かを検討しており、どちらにするかまだ��めていないという。

3D-NANDの層数に関しては、現在112層のフラッシュの試作開発を発表しており、東��の四日�x工場を共同で使っているWestern Digitalも112層のNANDフラッシュを発表している。

さらに新しい通信プロトコルNVMeは、ストレージとメモリや周辺との接��を高�]化するためのPCIeインターフェイスをサポートすることになる。また、データセンターなどのストレージシステムでは��来のSCSIプロトコルからNVMe over Fabricプロトコルへと進むだろうと見ている。

キオクシアはSSDフォーラム2020の中で、デジタルトランスフォーメーションにはNANDフラッシュやSSDが��要だと�喞瓦靴討い拭�IoTシステムであるデジタルトランスフォーメーションを実現するためにハードウエア�屬任�IoT端��からのデータを処理して機械学�{やディープラーニングを使って��来を予�Rする。これまでのストレージでは、��動の記�{を保�Tしていたが、これからはデータ分析によって未来の予�Rに変えることになるが、その記�{として��っていたデータを����するためにもNANDフラッシュが��要だと、キオクシア常��執行役�^でSSD��業�霙垢硫Ｄ邑�志��は�喞瓦靴討い襦�