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次世代TFET、共鳴TFET、finFETFDSOIなど新デバイスが集まったIEDM2013

IEEE IEDM(International Electron Device Meeting)では、トンネルFET(TFET)をはじめとする次世代半導の発表がさまざまな研|所、j学、企業からあった。TFETにはサブスレッショルド電流のAを峻にできるというメリットがあるため、Q社はこれを擇し、5nmノードを狙い、0.5V以下の電源電圧を狙う。

Pennsylvania State UniversityとNIST(欹Y\術研|所)、英IQEは、エネルギーギャップを崩すようなTFETについて述べた。このトランジスタは、人にmめ込むことのできる医デバイスに開発された。エネルギーギャップは、ほぼゼロあるいはブロークンギャップにZいとしている。電子がバリアを突きsけトンネリングしやすくするためだ。このTFETはe妓に電流を流す構]だが、端子はて表CからDり出せるようにしている(図1)。InGaAs/GaAsSbUのIII-Vトランジスタをベースとしている。チャネル長200nmのブロークンギャップTFETは、740µA/µmと高い~動電流をuている。RF相互コンダクタンスは700µS/cmと高く、遮周S数はVDS=0.5Vで19GHzである。


図1 e型TFETのTEM(透垠薪纏匕家)^真 出Z: Suman Datta、Pennsylvania State University

図1 e型TFETのTEM(透垠薪纏匕家)^真 出Z: Suman Datta、Pennsylvania State University


「このトランジスタは当研|所で開発した。ロジックLSIのMOSFETをき換え、消J電の問を解しようという狙いである。今vの試作で高周S応の可性がk歩進んだと見ている。人にmめ込むでデータを処理し送信するといった低消J電の応に使いやすくなる」とPennsylvaniajのj学院擇Bijesh Rajamohananは同jのウェブサイトで述べている。

もう1P、IEDMでの`玉は、Intelが共鳴トンネルFET(R-TFET)を発表したことだ。このデバイスのサブスレッショルド電流のきは、3桁の電流J囲に渡って25mV/桁と峻である。これによってゲート長が9nmを切るTFETにスケーリングできるとする。

このR-TFETは、Intelのダブルゲートヘテロ接合TFETと同様の材料の組み合わせを使う。「nチャンネルTFETのソース覦茲謀粗蛎咾猟磴ぅ┘奪犬魴eつ材料がある。このバンドの配`によって、狭い角ポテンシャル井戸がヘテロ接合のソースエッジに出来る。この井戸型ポテンシャルは`g的な共鳴エネルギー位をeつ。半古Z的な見気鬚垢襪覆蕁△海寮濕はトンネリングするための実効的なバンドギャップが\えるので、TFETの~動電流を下げることになる」とIntelの研|vであるUygar AvciとIan Youngは言う。

「この共鳴エネルギー位がソースの価電子帯レベルにk致したときだけ、デバイスはオンする。このため、オンとオフの覦茣屬鬟肇鵐優襪垢覲箙腓高]に変化する。このT果、R-TFETは、ヘテロ接合TFETよりも峻なサブスレッショルド電流がuられるというlだ」と述べている。

O己組E化ReRAM
B^変化メモリReRAMはフラッシュメモリをき換えようとして開発が発だ。NANDフラッシュと比べ書き換え時間が]く、書き換えv数もHいと言われている。IEDMでは、HくのReRAMの発表があった。中でもStanfordj学はメタル-┣祝ReRAMデバイスについて発表した。このメモリは、ジブロック共_合によるO己組E化プロセスを使って]されている。このパターニング\術を使えば、このメモリデバイスを12nm以下に比例縮小できる。2層のTiOx/HfOxデバイス(図2)を試作し、2.5Vで書き込み、もっと低い電圧でスイッチング動作させ、10の7乗vの書き換えv数をuている。スイッチング]度は50nsとしている。


図2 DSAプロセスで作されたReRAMデバイス 出Z:Stranford University

図2 DSAプロセスで作されたReRAMデバイス 出Z:Stranford University


StanfordjのO己組E化プロセスでは、ジブロック共_合のPS-b-PMMAは、プロピレングリコールメチルエーテルアセテートに溶ける。試料を窒素雰囲気中、185℃で12時間アニールするとO己組E化しやくなる、と同jは述べている。この後、試料をDUV(遠外光)で10分間露光し、饋┐20分間浸す。PMMA成分をI的に除去することで、直径20nmの穴が並んだこのPSテンプレートがuられる。このPSテンプレートはエッチングのマスクになるという。「ジブロック共_合によるO己組E化プロセスは、来のリソグラフィ\術よりももっと効率よく、W価にナノスケールのチップを]できるだろう」とStanfordj学電気工学科のH.-S. Philip Wong教bは同jのウェブサイトで述べている。

FinFETFD-SOI
Intel以外のj}半導メーカーは、20nm以Tのロジックノードではさまざまなオプションを調べている。16nm/14nmノードでは、少なくとも二つのjきなI肢がある。finFETか、FD-SOI(Fully depleted silicon on insulator)プレーナMOSFETか、いずれかだ。IEDMでは、TSMCが16nmのfinFETプロセスについて初めて述べた。STMicroelectronicsとCEA-Leti、ルネサス、GlobalFoundries、SoitecはFD-SOIに関する発表を行った。これは14nmノード以Tに向けたゲート長20nmのデバイスである。

そのk陲箸靴董TSMCの16nm finFET\術では、0.07平汽潺ロンのSRAMとCu/low-k配線、high-kメタルゲートなど、モバイルSoCへの応を野に入れている。TSMCによると、このトランジスタは、30mV/V未満のDIBLで]チャンネル効果を抑え、nMOS/pMOSとも、0.75Vで520/525µA/µmのドレイン電流Idsatをeち、オフ電流Ioffは30pA/µmという性をeつ。

Finのパターニングと48nm finピッチのバルクCMOSは、ピッチ・スプリッティングというリソグラフィ\術を使って]したという。このパターニング\術で64nmのメタルピッチを可Δ砲靴拭

FD-SOIに関しては、STMicroelectronicsなどが20nmゲートと25nm厚のBOX┣祝譴鮖箸辰UTBB(ultra-thin body and box)デバイスを発表した。この\術は、nチャンネルMOSにはシリコン、pチャンネルMOSにはSiGeチャンネルをWするデュアルチャンネルFETが長だとしている。実効電流IeffはnMOS/pMOSでそれぞれ630/670µA/µm、オフ電流IoffはVdd0.9Vで100nA/µm。「チャンネルに歪みを導入し、RDSエピタキシーと接合深さを最適化することで、高性Δ2世代のUTBBデバイスを開発できた。これにより14nmへスケーリングできる」とSTMicroelectronicsのQing Liuシニアスタッフエンジニアは語っている。

Mark LaPedus, Semiconductor Engineering (http://semiengineering.com/)

(2013/12/19)
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