図1　基調講演するimec CEOのLuc Van den hove��―儘Z：ITF World 2024にて筆�v撮影

imecが新たに発表したロードマップには、15�Q先の2039�QのSub-A2 （いわゆる2Å�の�\術ノード）の�画まで�Eり込まれている(図2参照)。開口率NA＝0.75のhyper NA （�高NA）EUVリソグラフィや2Dチャネル材料やチップの裏�C電源供給�や表裏両�Cへの電気信��配�などの画期的な�\術が含まれている。これらを詳しく見ていこう。

図2　imecがITF World 2024にて発表したロジックデバイスの微細化ロードマップ　タイトルは「ロードマップを�来へ拡張するための��I肢」となっている。　出�Z：imec、2024�Q5月

トランジスタ構�]に関しては、N3 （いわゆる3nm�\術ノード）まではFinFETが使われるが、2025�Q量�開始予定のN2からはシリコン・ナノシートを採�したGate-All-Around構�]が導入される（�R1）。2031�QのA7からはnチャネルGAAトランジスタとpチャネルGAAトランジスタ交互に積層したCMOS構�]のCFET(相�型FET)（参考�@料2）が採�される。その後、2D FET(2次元材料をチャネル�覦茲忘涼�したFET（�R2)はじめ、まったく新しい材料・構�]を採�したFETが登場する見込みである。

また、��1層メタルのパターニングに関しては、2025�Qまでは、NA=0.33のEUV露光���にてメタルピッチ22nmまでパターニング、それ以�TはNA=0.55の高NA EUVに�々圓垢襪箸靴燭曚�▲瓮織襯團奪�16-12nm以�Tは、歩�里泙蠶祺爾鬚發燭蕕好瀬屮襯僖拭璽縫鵐阿鱸cけシングルパターニングを行うためにはNA=0.75の�高NA EUVに�々圓垢�㌫廚�△襪箸慮�気鮨�している。

インターコネクトに関しては、2025�Q（N2）のナノシートからは裏�C電源供給�を採�し、表�Cの電気信��の微細化を進める。2031�Q（A7）のCFETでは、裏�C電源供給�に加えて、電気信��の�k�陲睥�Cに�，掘�塾⇔�Cから電気信�を伝送する。この辺の�X況を模式図で説��靴茲Α�

図3（�屐砲蓮Å�来からのインターコネクト配�で、電源供給�と信�配線�がシリコン基��笋忘�澆靴討い襦��3（中）は、電源供給�を裏�Cに�‘阿気察��Cは信�配線�だけにする配�でトランジスタや配線密度を�屬欧襪海箸�任④襦��3（下）は、NチャンネルFETとPチャンネルFETを積層したCFET採�に伴い、裏�C電源供給�に加えて、信�配線�の�k�陲睥�Cに配�し、信�配線�を表裏両�Cに配�するという構�[である。

図3　インターコネクト配�の進化予�R　(��)電源供給�と信�配線�がシリコン基�表�C�笋貿凅Vされた�来からの構�]、（中）電源供給�をシリコン基�裏�Cに配�し、表�C�笋凌�ﾇ枩��に密度を�屬欧觜暑]（2025�Q頃？）、（下）CFETの登場にともない信�配線�の�k�陲睥�Cに配�した構�]（2031�Q頃？）　出�Z：imec

ASMLは�高NA EUVリソグラフィ���を開発中
ITF World 2024では、長�Qにわたるimecのリソグラフィ研�|開発パートナーであるASMLの�i社長兼CTOのMartin van den Brink�������NA=0.75の�高NA EUV露光���を開発中であることを��蕕�砲靴拭�

NA=0.75の�高NA EUVシステムは、Intelが他社に先�~けて2023�Q�に導入したNA=0.55の高NA EUV露光���の後�Mに位�づけられるものである。ちなみに、日本の　国策ラピダスが、来�Q、�h歳工場に導入しようとしているEUV リソグラフィ���は、NA＝0.33の�来機である。

図4　ASMLのEUVリソグラフィ����Qモデルの出荷ロードマップ　出�Z：ASML

imecの新たなロードマップに�}応して、ASMLは、ITF　Word 2024で、今後のEUVリソグラフィ���（試作検討モデルおよび量�モデル）の出荷ロードマップを�した（図4）。図の�崔覆蓮Å�来の開口数NA=0.33の���の�Qモデルの出荷�画、中段が、NA=0.55の高NA　EUV���、下段がNA=0.75の�高NA EUV���の出荷�画である。

以�iのロードマップではN3量�時期が2022�Qだったが実際は23�Q
以�崗匆陲靴�imecのロジック微細化ロードマップを2�Q�iのロードマップ（図2）と比較してみよう。旧版（2022�Q版）では、N3の量�開始は2022�Qになっていたが、実際は2023�Qになってしまたため、新版では、それ以�Tの�画を1�Q後ずさりさせている。旧版では、ナノシートGAAとCFETの間に、A10とA7ではフォークシートGAAが登場するとしていたが、消えてしまった。新版（2024�Q版）では、ナノシートがA10まで�命するとともに、旧版では、A5（2032�Q）からとなっていたCFETが、新版ではA7（2031�Q）からと�i倒しになっている。旧版では、信�配線�の�k�陲鯲�C�笋�，更女[もまだ登場してはいなかった。

このように、ロードマップは2�Qの間に様々な変��がされている。微細化はますます�Mしくなってきているので、今後15�Qにわたり、微細化の�\術ノードが順調に2�Qごとに�i進するのは困�Mと思われ、ロードマップは何度も�T�を繰り返す可��④�發ぁ平�5）。

図5　imecがITF World 2022にて発表したロジックデバイスの微細化ロードマップ　タイトルは「ロードマップの�来への拡張の見込み」となっている。　出�Z：imec、2024�Q5月

以�i、国際半導���\術ロードマップ（ITRS、現在はIRDSに改組）のシンポジウムで、「なぜロードマップは毎�Q��新するのか」との会場からの��笋法�刎^長が「半導���\術は、1�Q先さえ�しく予�Rできない�X況なので毎�Q�T�する�㌫廚�△襪�蕁廚氾悊┐討い燭里鮖廚そ个靴拭�

ロードマップはあくまでも願望を込めたたたき�だ。破�s的イノベーションをもたらす、予�Rし�uなかったような斬新なアイデアが登場し、その実�化で新たな未来が�かれることを期待したい。

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1. N2からナノシート採�：これは、TSMCのロードマップによる。なお、imecは、欧�γ楼茲�TSMC Design Alliance （TDA）に指�@されており、設�ルールを共通化している。imecは、欧�Δ慮楜劼�TSMCへ少量�攵�委�mする際の�X口となっており、TSMCとはきわめて親しい。�k�機�Samsung　Electronicsは、TSMCに先行してすでにSF3 （imec/TSMCのN3相当）からナノシートを採�したが、歩�里泙蠶稾造漠Z戦した。
2. 2D材料：��ゞ�錙�Transition Metal）とカルコゲナイド（Chalcogenide）の化合�颪任△襦嵒�ゞ�錺瀬ぅ�襯灰殴淵ぅ鼻�TMD）」やグラフェンなどの1～数原子層の（厚みのない2次元の）高�‘暗戰船礇優觝猯繊�

参考�@料
1. �K��忞◆�imecが2nm以下のSoC試作ラインを建設へ、投�@総�Y約4200億�を予定」、マイナビニュースTECH+、(2024/05/22)
2. 堀口直人ほか、「ロジックテクノロジのロードマップに登場した�|極のトランジスタ『CFET』」，マイナビニュースTECH+、(2023/05/11)