フェーズが変わってきた3次元IC
3次元ICは、��来ならチップを�_ね合わせて串刺しの電極配線を形成するもの、であった。しかし、プロセスがFinFETや3D-NANDフラッシュのようにモノリシックなシリコンに形成する�\術が使われるようになると、二つの�T味を�eつようになってきた。プロセスの3次元化と、いわゆる��来からの3次元IC実��、である。
図1 ゲート�v路当たりのコストが28nmから下がらなくなってくる 出�Z：IBSおよびCalypto Design Systems
来る3月25日(水)に、3次元ICをテーマにした、SPIフォーラム「3次元実�△悗量O」セミナーを開��する。プロセス的には16/14nmのICが出来たばかりで、それらは本格�攵�にはまだ至っていない。20nmプロセスもほとんど同様で、現在量�僯�Δ丙農菽璽廛蹈札垢�28nmノードである。だから時期的に今すぐ3次元ICが実��化されるという�lではない。
しかし、LSI�v路内における1トランジスタの価格はこれまで微細化と共に下がり��けてきたが、28nm以�Tはほとんどフラットで、もはや�屬�らない、という予�R(図1)も語られるようになってきた。3次元ICは「もっと先」というフェーズから、「そろそろ���△靴覆�ちゃ」というフェーズに入ってきたといえる。
だからセミコンポータルは、「3次元実�△悗量O」というセミナーを開��する。プロセスの3次元化に関しては1月30日にSPIフォーラム「3次元プロセスの壁とソリューション」(参考�@料1)を開��した。�k�気�、チップを積み�_ねてTSV（through silicon via）で串刺しに配線する3D-IC�\術が今どこまで来ているのか、を�瑤蕕覆�てはビジネスに��れてしまう��「まだ先」というフェーズから脱却しているという認識を�eたなければ、「気が��くと��て��湾勢にやられていた」、ということになりかねない��「3次元実�△悗量O」はまさに今の答えを求めるためのセミナーとなる。
では、何のためにICを3次元化するのか。はっきりしていることは、高集積化のためというよりはシステムの高性�Σ�(高�]化)のためである。コンピューティングの���Q�]度を�屬欧燭ぞ豺腓魯廛蹈札奪機�CPU）とメモリとのアクセスを�]くすることが�Z�Oだ。クロック周�S数は、チップの発�Xのためもはや�屬欧蕕譴覆�。CPUが欲しい命令やデータがすぐそばにあれば、���Q処理は�]い。1次キャッシュや2次キャッシュをCPUチップ�屬暴言僂靴討い襪海箸��Hくなった。しかし、キャッシュ容量をむやみに�\やせるものではない。CPUチップの歩�里泙蠅��Kく、すなわちコストが高くなるからだ。
もっと�Hくのメモリがそばにあれば、DRAMとCPUとのやり�Dりが頻繁になり、システム性�Δ��屬�る。メモリとして最も高�]な����はDDR4で、64ビットメモリバスでやり�Dりする。例えばDDR4-1600は12.8GB/sという転送レートであるが、この�]度でも不満な場合は、Wide I/Oとして512ビット幅や1024ビット幅で並�`に読み出せば、200MHz��度の低い周�S数で12.8GB/sを読みだすことができる。しかし、この�]度でも不満�Bなら、Micronが提案するHMC（hybrid memory cube）といったアイデアまでも出ている。これは、メモリがCPUとのやり�Dりを最も高�]に行う�\術の�kつであり、スーパーコンピュータをはじめとするHPC（High performance computing）�x場にまず�咾ひ�要がある。
�\術的には、実��化可�Δ�3D-ICがいきなりできる�lではない。KGD（Known Good Die）の確保の�Mしさを�ﾀKする�\術の�kつとして、WLP（Wafer level packaging）を��いて別チップを容易に�_ねられるFO-WLP（TSMCはInFO（Integrated Fan-Out）と�}ぶ）�\術がもっと�Zくにある。東��はFO-WLPを推進しており、TSMCは今�QInFOを出荷する。
集積�v路の�|極の�`的は、システムの低コスト化である。ムーアの法�Г任気─▲灰好箸魏爾欧誦`的で集積化を進めた�T果が�Q率2倍という集積度向�屬離據璽垢�ICが�攵�されてきた。�\術的な優位性がいくらあってもコストが高い�\術はすたれていく。これがICの歴史であった。ただし、ここで問��とするコストはシステムコストである。IC単��のコストが�H少高くてもシステムのコストが�Wくなれば、��ず普及する。だから、ICメーカーはシステムを理解しそのコストを見積もることがマストになっている。����がたとえスパコンであっても、�Wく高性�Δ把秕嫡J電��の����が世�c的に要求されている。これが世�cに�Mてる��争��となる。
ビジネス的には、パッケージ�\術はOSAT（Outsourced Semiconductor Assembly and Test）と�}ばれる後工��ファウンドリが�R��しているが、3次元ICでは�i工��のTSMCでさえ扱うことを狙っている。OSATは何を狙うのか。また良��チップを�_ねた後でも良��であるかどうかをテストする��要もある。それをどうするか。また、インターポーザを含めて、再配線設��は�~単にできるのか。その設��ツールも�_要だ。
3月25日のSPIフォーラムでは、�\術、応��、ビジネスのいろいろな�Cから3次元ICを議�bする。HMCに関してはMicron Technology、FO-WLP�\術は東��、OSATを代表してジェイデバイスが講演し、さらにエレクトロニクス実��学会�@誉顧問の傳田�@�k��の最新動向、トプスシステムズ社社長の松本祐教��によるシステムアーキテクトから見た3D-ICの講演がある。メンター･グラフィックスは3D-IC��の設��ツール、アンドールシステムサポートはJTAG（スキャンパス法の�k�|）による実��基��のテスト�\法について講演する。
プログラムを見て、「�|華メンバーですね」、とある専門家から言われた。当日の議�bが��常に楽しみだ。��疑応答時間をとっているので、細かい�Bを聞くこともできる。プログラム内容及び申し込みはこちらから。
参考�@料
1. SPIフォーラム「3次元プロセスの壁とソリューション」 (2015/01/30)
